英伟达Vera携手新思楷登 EDA提速1.5倍

时间：2026年7月27日 地点：美国加利福尼亚州圣克拉拉（英伟达总部）/ 俄勒冈州波特兰（Vera数据中心） 人物：英伟达（NVIDIA）+ 楷登电子（Cadence）+ 新思科技（Synopsys） 事件详情：英伟达今日在官方博客宣布，正在与电子设计自动化（EDA）领域的两大领军企业楷登电子（Cadence）和新思科技（Synopsys）展开深度合作，针对旗下Vera CPU优化关键EDA应用性能。英伟达已正式将Vera处理器部署至其下一代CPU和GPU开发的EDA工作流中。初步测试结果显示，Cadence Jasper形式验证平台与Synopsys VCS功能验证方案在部分关键工作负载上获得最高1.5倍的性能提升。 背景：仿真、验证与实现技术是半导体开发的核心环节。芯片进入制造前需经年累月完成行为验证、边缘场景识别与上千次设计迭代。尽管GPU与AI已显著加速芯片设计的诸多环节，但逻辑仿真、形式验证及部分数字实现等关键EDA负载仍高度依赖CPU的单核性能、内存效率与整体吞吐能力。Vera CPU搭载88个定制Olympus核心、LPDDR5X内存子系统与第二代英伟达可扩展相干结构，原本面向智能体AI工作负载深度优化，如今延伸至EDA核心场景。 影响： - 芯片设计周期有望显著缩短，英伟达下一代CPU与GPU产品迭代提速 - Cadence、Synopsys两大EDA巨头与英伟达Vera生态深度绑定，软硬协同新范式确立 - 高端EDA计算平台加速向自研高性能CPU迁移，可能撼动x86在EDA工作负载中的传统主导地位 - 英伟达持续布局从芯片到EDA工具链的垂直整合，强化对半导体全产业链的掌控力 总结：此次英伟达将自研Vera CPU引入EDA核心工作流，并联手Cadence与Synopsys实现最高1.5倍性能提升，标志着英伟达在芯片设计垂直整合战略上的重要一步。Vera现搭载88个Olympus核心，未来还将演进至搭载Rigel核心的下一代Rosa处理器，英伟达正系统性重塑高端芯片设计与EDA协同的新格局，并进一步巩固其在AI基础设施领域的领导地位。 参考来源： - https://blogs.nvidia.com/blog/vera-cpu-eda/ - https://baijiahao.baidu.com/s?id=1871828533586919219&wfr=spider&for=pc - https://stock.10jqka.com.cn/usstock/20260727/c678441862.shtml - http://finance.sina.com.cn/tech/discovery/2026-07-27/doc-inikezxh8489776.shtml - https://www.d1ev.com/newsflash/308583 - http://finance.sina.com.cn/stock/estate/integration/2026-07-27/doc-inikfhfe8387836.shtml